【Verilog】 記述言語で論理設計Project15 【VHDL】 [無断転載禁止]©2ch.net ->画像>2枚

HDLの処理系も、それを実際に動かすシミュレータ・評価基板も、
安価で入手できるようになってきました。

このスレが目に入ったお嬢さん! HDLで何か作って遊んでみませんか。
日曜工作のHDL書き、学生さん、プロの方、主婦の方、カキコお待ちしております。
関連情報は >2-10 あたり。

入れ食いキーワード
・Nios、MicroBraze
・Artix-7、Kintex-7、Virtex-7、ハードコアCPU内蔵 Zynq-7000

※前スレ
【Verilog】 記述言語で論理設計Project14 【VHDL】
http://rio2016.2ch.net/test/read.cgi/denki/1470611688/

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こんにちは、乙

>>3
てよく見るけどなんなの？

30umのLSI設計はそろそろ飽きたので、28ナノﾁﾝｺのFPGAに再度挑戦したい

>>5
新しいハードウェア記述言語。わかりやすく言うとHDLだぉ

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V3SっていうVisualStudioのアドインでコーディングしてみようと思うんだけど、使ったことある人いる？

誰も居ませんよ？

年度末で切られたんじゃない。

泣いて派遣を斬る。

派遣を斬る快感はやめられねえ。

MAX10 4004 の高くて分厚い本が、半導体屋のプロがFPGAを書いた本として読むと非常に良く出来てる。
FPGA 中級者ー上級者 からステップアップしたい人にはオヌヌメ

>>14
2相クロックだし、多分非同期設計だからFPGAへの実装は面倒くさそう。

>>15
単層クロックで、φ1とφ2の4通りをenable扱いにして動くように作り替えればいいだけ。

>>8
ほかのスレでも時々見るけど、これって２次元バーコードか何かなの？

>>475
「上市」は一般の辞書には収載されていないが、「じょうし」と読み、
「新製品を市場に投入すること。新製品を売り出すこと」を意味する。
英語で表現すれば「launch」。医薬品業界、自動車業界などを担当するアナリストが多用する言葉だが、
医薬品業界では「承認された新薬を市販すること」の意で使用される。

ということで、いわゆる業界用語（造語）の類なので
知っているからどうこう言う言葉でもないようだ。
中国語とはたまたま同じような意味合いになっただけみたい。

>>18
ごめん、誤爆した

>>17
暗号(のつもり)かも

久しぶりにVerilog1ソースの改造をしました。
モジュール接続を変えるだけなので簡単に思っていましたが、とても手間取り、未だにやっています。
なんでこんなに分かりにくいのか考えてみると、電気回路図のように上下左右に伸びて記述すべきものを、
上から下への1次元で表現するからだと気が付きました。

top階層はブロック図で書いて、ブロックの内部をVerilogモジュールで記述するほうが
分かりやすいと思いますが、みなさん　そんなことは内でしょうか?

最上位層をスケマティックで書いて、中身をVerilogで・・・ということなら、
PSoCなんかでは昔から普通にやってる。

ASICなのかな？
FPGAもトップはIPコアを配置してブロック図で配線する。HDLは自動生成されるから楽チンだよ。

トップってピン(I/O)に実際に繋がる層ってこと？

3階層くらいまではブロック図で書いてその下がVerilogだな。でも追加とか出ると
Verilogでやってブロック図にフィードバックができなくなって、うやむやで終わり。
結局最後に信頼できるのはHDLだけだな。

＞２２
PSOCってそんなに沢山ゲートがないだろ。

>>26
見通しを良くするためだから、規模には関係ないっしょ。

>>24について私も気になるのですが、どなたかご回答いただけないでしょうか？
>トップという言葉の意味

>>24
そう。
>>28
ザイリンクスの場合のトップはこんな感じ。


青い箱はIPコア。中身はHDL。

>>29
早速のご回答どうもありがとうございます。
また例まで提示いただきイメージがつかめました。
ありがとうございます。

Spartan6までしか使わないんですが、VivadoでSpartan6はできますか?
上に書かれたブロック図を見たら、ISEからVivadoに乗り換えてもいいな、と思えてきました

>>31
6はVivadoだけよ
ISEはもう新製品をサポートしてない

>>32
しばらくXilinxから離れているのだけど、Spartan6はISEではないの？

6まではISE
7以降がVivado

びばどぅ

>>33
ごめんなさい普通にレス間違えてました
他の方が言ってるように、6はISE、7以降はVivadoです
Vivadoだと6はサポートしてないです

ヴィヴァドゥ
つーかなんで平仮名の「う」の点々はないの？

>>37
そんなことより、Spartan6がVivadoで出来ナインだってね。

そう、できないんだ。
なんでだろう。
もうSpartnシリーズはやめなのかな。
好きなんだけど

S6はコストが安いから、多少の需要はあって案件もある
でも実際にはVivadoの方が案件が多いので全部Vivadoに移行して欲しいのが正直なところ
元請けより

古いデバイスはISEでしかサポートしない。
ISEについてはもう更新しないと言ってる。OSがどんどん変わっていっても更新しないつもりなんかな。
手を施さずに放置して、Spartan6(を含む)以前のデバイスの自然死を待つみたいな感じだ。

新しいOSに対応しないのは、あんまり大した問題じゃないと思うよ
VMwareとかVirtualBox使ってもいいし、XPとか7入れたPC置いとけばいい
もっとも、ISE14.7はWindows10でも動いてるけど

ちょっと前までは、ISEが正式に対応OSとしていない新しいOSで、使おうとして叩かれる人もいたのに。
もう7も入手できなくなるし、10にこの前のCreators Updateみたいな大きいアップデートが定期的に入るようになったら、やがて使えなくなりそう。
パソコン体験も含めて新しくこの世界に入ってくる人がXilinxの旧デバイスを使えなくなるのもそうそう先ではなかろうね。

>>43
将来のことは別にして、今のところWindows10でISE14.7動いてるよね？
そして「新しくこの世界に入ってくる人」が「旧デバイスを使える」って
ことが、そんなに重要なことなのかは疑問だな

あなたも「この世界に入った時」は、「旧デバイスを使う」ことじゃなくて
「最新のデバイスを使う」ことに魅力を感じてたと思うんだけど

どうしても旧デバイス使うために、古いOS使いたいって考える人は
（合法かどうかは別にして）色々方法あるわけで、そんなの若い人は
当然承知だろうから、あなたが心配することじゃないかも

>>44
最新デバイスは BGA だし魅力を感じない。

そうそう、パッケージがイヤだ。
QFPも入れておかないと、仕事で使えない。(コストが高くなる)
世の中の仕事で、BGAチップでなくて、QFPで済む仕事が半分以上なのに。

>あなたも「この世界に入った時」は、「旧デバイスを使う」ことじゃなくて
>「最新のデバイスを使う」ことに魅力を感じてたと思うんだけど
そうでもなかったな…

まあ、それは分かるし自分でも過去プロジェクトのメンテ用として
VirtualBox にXPとISE7とか10を入れてあるけど
開発してた当時の環境よりも逆に快適だったりする

>>45-46
俺もそんな感じ。
Xilinxはそういう客層との関わりから離れようとしてるんじゃないかな。
集中と選択、だろね。

>>47
最新のデバイスのultrascale使ってるやつとかいるのか疑問。

そろそろintelに移行するかな。

>>44
動いてそうなのと、何かあったときに文句が言えるのとは違う

LED : out std_logic_vector(17 downto 10, 7 downto 0);
みたいな定義をしたいんだけど、何かうまい方法ある？

>>52
＆

>>52
基本的にはできない。
意図によってそれに変わる手段はあるかもしれない。

ほかの言語でも↓見たいな配列ってできないものがほとんどでしょ。
int a[17..10,7..0];
ただ、これも目的によってそれに変わる手段があったりもする。

歯抜けの配列作って何か便利なの？
255の次は1024になるかと思ってもそうはならないし。

不定で埋めればいい

使わないビットは繋がなきゃいいだけだと思うのだが、
あえて、定義をしないってのがな。

キャッシュにすればいいと思うの。

合成レポートに警告出るのがいやなのでは？
レジスタとかを実装するときにword単位でreg定義するとそんな感じにできるといいなあと思うことがある。

8bitのデータ幅じゃないROMやRAMのアドレス出すとき最下位をA0じゃなく、
A1やA2にしたいときはあるな。
ROM側のデータシートもA0以外から始まってることも多いので、
Asic側の信号名と整合取りたくなる。
そういう場合は普通に最上位階層から使わないA0等も出力しちゃって、
合成のときに使わない信号をVirtualPin指定してる。

A0も使っておかないとデバッグの時ｘ２してとかになると煩わしい。こともある。

>>60
[26:2] は別にいいんじゃね？
[17..10,7..0] は気持ち悪い。

最近ちょっとしたプロジェクトをSystemVerilogに書き換えてるんだけど、
interface機能いいわ。ポートまわりめっちゃスッキリする。
あとenumもModelSimが値を名前で表示してくれるからデバッグ捗る。

学校で教えてるのは、Verilogが多いと思う。

家で不労所得的に稼げる方法など
参考までに、
⇒　『武藤のムロイエウレ』 というHPで見ることができるらしいです。

グーグル検索⇒『武藤のムロイエウレ』"

K9OCPSVO8P

東芝情報システム が 車載半導体技術者を募集しています なう

そういえば南武線の沿線にトヨタがしこたま求人広告出してたって話があったな

労働生産性の低い業種は人いかんやろ。

定石の記述テクニック的なことを紹介している書籍ってあまりないよねぇ
たとえば、VHDLで条件コンパイルってできないよなぁ
generateとかは使えるところに制約あるし
無理やりC用のプリプロセッサを通して使ってたこともある
型変換のリファレンスとか諸々まとまった書籍ないかな

洋書はいろいろあるけど、和書は無いね

洋書で有名なものってありますか？

VHDLで型変換とかアタマのオカシイ奴が沸いてきた

テーブル作ろうと思って reg & initial で書いたら
initial は合成しないからねっ！て警告された。
ISE は出来たのに。dc のバカっ。

dcって何？

design compiler（Synopsys）。

結局のところ、FPGAの回路設計とASICの回路設計は似て非なるもの、
と考えるのが良いんじゃないかな

結局、wire にして generate で書いたけど。
FPGA は ROM を使ってくるからテーブル使いやすいけど
ASIC だと BIST の問題もあるし、ROM は使いにくいからね。
ゲートに落とすと 1clock は厳しい。

>>73
しないよ

リセット線が無いとどうしていいかわからないし

initial分かかれたものをどう半導体レイアウトにするんだ

そもそも、論理合成する時点でinitial使っている時点でおかしいと思わないのか
FPGAですら

普通ROMなんかプリミティブ使うだろ
ISEならcoregenだ

周りの人に聞くことなく、ひとり独学でやっていると
時々ヘンなことをやってしまう場合があるね、Lonely合成なだけに・・・

なかなか身の回りに詳しいのが居ないんよ

>>77
initial とリセットは何の関係もないだろ。

>>82
FPGAはリセット線無くても初期値決まるよね
ASICは通常初期値決まらないよね
そのデザインコンパイラーに、ROMを合成できるセルの部品はあるのかな。
通常フラッシュIPとか専用のを使ってFPGAとは比べものにならないくらい面倒になるんだけど
なんでinitialで合成できるのか教えてもらえますか？

わたくし勉強不足で独学でFPGAとASICを身につけたんでよくわからないんです。
あと派遣期間が長く転職回数も多いのですがどこか年収600万円以上もらえる仕事があったら教えてもらえますか？

ダメだこりゃ

てｓｔ

年収低いけど
不正脈出るくらいの職場よりましかな？
でも、前の職場の方が楽しかったかもしれない。

もう、技術以外で何を売るかを考えた方がいいよ。

>>88
人か？人なんだな？

臓器

犯罪はだめだぉ。

ぼきゅVHDLとう゛ぇりろぐを、IP化してうるわ
おまえら1デバイスあたり千円払うなら使わせてやるで

>>87
＞不正脈出るくらいの職場

組織ぐるみで不正を行っているってこと？

単純に火の車なんですよ

>>93
病気になるよりましってことじゃね

>>92
AV1 エンコーダ頼む。
3000円払うわ。

>>96
なにそれ？AVのモザイク消す奴？

ROMにするか組合せゲートにするかの境目は何？

>>98
設計者の好み（というか得意不得意という面）が一番大きいんじゃない？

DRAMの制御回路（マルチポート化ロジック）なんかでも
バッファをSRAMにするかDFF（シフトレジスタ）にするか、
俺の周りでは設計する人によって２つの派に割れる

サイズと速度だな
16Byte程度以下ならゲート、それを超えるとROM/RAMを候補に

ROM/RAM 使ったら BIST が面倒くさいだろ。
仮レイアウト前にサイズも決めないといけないし。

Xなら迷わず分散RAM

BISTがめんどくさいってシミュでの話？

質問お願いします。
XILINXのARTIX7を使ってみようと考えていますが、使う前にデータシートを読んでいます。
ピンの使い方は何となく分かるのですが、ROMから書き込みがいまいちわかりません。
INIT_B と PROGRAM_B は、何か違うのでしょうか?
使い方がイメージできずに困っています。
マイコンで言うMCLRピンは、どれになるのでしょうか?

>>104
ザイリンクスノ代理店に問い合わせてね
ｗｗｗｗ

>>104
データシートより7 Series FPGAs Configuration User Guide読め
古いバージョンなら日本語版もある

ユニークで個性的な確実稼げるガイダンス
暇な人は見てみるといいかもしれません
グーグルで検索するといいかも『ネットで稼ぐ方法　モニアレフヌノ』

TCKKJ

>>106
ありがとうございます。
コンフィグだけで取説があるんですか？
本体データーシートも入れると、皆さん1000ページ以上も読んでいるんですか？
_bの意味がやっとわかりました。反転論理の意味ですね。
n○○のほうがわかりやすい。

FPGAで何がしたいのかわからんけど、まずは評価ボードを買って動かしてみる方がいいんじゃね？

手軽なのはArtyなのかな

Mimasも安くていいと思う

データシート、アプノートは
さらーっと必要なところ読むんよ
日本語版は時々古くて嘘書いてあるから
重要なところは最新英語版を当たること

上司に聞いて上司が出世しそうか考える。

FPGA使った回路設計するなら、データシート・アプリケーションノート読むのも
大事だけど、評価ボードの回路図参考にするのは必須
あと、コンフィグ関係のピンをユーザーI/Oピンと共用するようなことは
事前に試して確認できないかぎりやらないこと

>>114
評価ボードの回路図、参考はいいけど鵜呑みはイカン
内容理解して確認した上で設計しないと
市販品にもバグはある

FPGA評価ボードで魔方陣の全解計算は出来ますか？

>>116
サイズとか時間制約とか分からんけど
チューリング完全なら出来るんだろ、きっと。

FPGAにCPU載せられるんだから、できるかできないかで言えば、できる。

いみねー

だって、質問がアレだし

多分、5x5より大きな魔方陣の解の厳密な数は求まってない。
本質的に異なる解の数は、
5x5の時に275,305,224個。
6x6だと2*10^19ぐらいと見積もられている。
このサイズは時間的に無理だね。

>>121
たぶんそれはCPUでALU1個での見積もりですよね。
ALU１００個で一斉チェックしたら加速度的に早くならないかな。

>121 の説明が正しいとすれば
　2*10^19　-> 2*10^17、になるだけじゃないの？
誤差のうちだな

123 の言うとおり。

勘違いしないように言っとくと、チェックするもの全てが解になるわけじゃない。
5x5の場合、解数は2億個程度だけど、しらみつぶしに調べたら25!(=約1.5*10^25)個をチェックするはめになる。
スパコン京は、ALUが70万個ぐらいあるけど、このままじゃ全く歯が立たない。
まして100ALUなんてゴミ。

やってみりゃわかるけど、5x5だってかなり努力しないと数えられないよ。

話をすり替える人は黙って下さい。

>>116
＞FPGA評価ボードで魔方陣の全解計算は出来ますか？

出来るといくらくれるの？

アルゴリズムを固めるのが先
PC上のソフトでそれ組めないやつがFPGA上で実装できるとは思えない

CPU上のソフトをFPGAでハード実装すると速くなると幻想してる勘違いさんへ。
アプリにもよるが、単純に速度比較するとほとんどの場合FPGA実装はPC上のソフトより遅い。
ハード固有の最適化などを駆使してやっと、速くなることがあるようなもの。
CPUはコア数多いし、圧倒的にクロックが速い。

CPUは→最近のCPUは

fpgaで一桁以上速くできるのはかなりレア。

よーし、パパ吉野家でFPGA並列演算しちゃうぞー

まっとうな事いってるな
FPGAの速度は、昨今のCPUに比べて おおよそ 1/10
実際やてみれば直ぐわかることだが、意味のある回路を動かそうとしたら 400MHz 程度でもかなり厳しい

速度は1/10だが、例えば 並列で動かせる演算器は 100倍
結果、うまく使えば、10 倍速くできる
そんな風な使い方しないとメリット出せない

ようは、並列度を上げられないような事象以外へ適応しても　効果は期待できない
残念ながら、自然界ではそういう事が多いからな

お金くれるならやるよ

無いなら自分でやれ

やって見せるのが先だろ。派遣のクソが

>>133
ウンコ好きなの？3トンぐらい置いておくね

何で、リクナビで「QuEST Global Services Pte. Ltd.」という派遣会社を通じて、ソニー半導体で働く人を募集しているの？

>>135
著しい中小企業レベルの待遇で、最高収益を上げたソニー半導体企業で奴隷のように働かせる差別的待遇を、同一労働同一賃金の観点から説明をソニー社員の方から文書で頂かないと働きません。他をあたってください

>>136
朝から5ｃｈで、オレ様を正社員で採用せず、派遣で格安の給与で採用しようとするソニーという企業に一人労働闘争を5ｃｈでするだけの簡単なお仕事。

wire aに入ってる値をreg bに代入する方法ってないですか？

alwaysの中でb=a;

always @* b=a;

>>2にVerilogシミュレータがあるのにVHDLシミュレータがないのはなぜでしょうか？

誰も書かなかったからじゃない?
model SIM逝っとけとか思ってる人多い

iverilogに比べて何故か?GHDLはメジャーじゃない気はする

FreeHDLを使ってみているのですが、いまいち期待通りに動きません

VHDLを複数ファイルに分割すると、ここ↓と同じエラーが出ます
http://d.hatena.ne.jp/miyox/20061109

しかもコンパイル手順を直しても改善しません
私の環境のディレクトリ構成が悪いのかなと試行錯誤しているところです

GHDLの方が使いやすいでしょうか？

>2 の ・FPGA
に出てるFPGAベンダで、Free板の"modelsim"も提供してるとこが有るんだから それ使えって
皆そう思ってるでしょ

（無料）って書いてないから有料しかないと思ったのかな？

ハードウェア記述言語ってなんか
アンドロMDAに似てるな

>>145
アンドロゲン依存性前立腺癌細胞株(MDA −PCa−2b) なんて難しいことを知ってるな！

Free板modelsim、
xilinxは止めちゃった
残ってるのはalteraだっけ?
あとmicrosemiか
他にある?
つーか、modelsim自体がなんだかよくわかんね
シエスタ?だかそんな名前の奴に統合予定?

>>144
ありがとうございます、試してみます
Icarus Verilogみたいに軽いと嬉しいです

インストールすると 1GB ぐらい、その意味では軽くは無い

他って言うと、
・ASICベンダ推奨ツール類 （高価）
（新車買うより遥かに高額だし、そもそも個人相手に売ってくれるのか？)
....

になるから、選択肢は多くは無い

>>146
https://codezine.jp/article/detail/132

>>149
Active-HDL なら軽並みに安いよ。

Altera版フリーのmodelsimが、単独でインストールできるから楽
verilogなら（フリーじゃないけど） veritak

とりあえず以下2件ダウンロード中なのですが、どちらもサイズが大きいですね…

・Quartus付属のModelSim（あえて少し古めのバージョン）
・Active-HDL学生版

VHDLの学習用に、make一発ですぐ波形まで出せる軽いシミュレータがあるといいなぁ、と思っているのですが、ちょっとくじけそうです

>>152
Verilogならiverilogの方がWindowsでもLinuxでも使えていいと思います

前にも議論があったと思うけど、インストールに1GBはおろか10G,20GBが必要でも
問題になるようなことは考えにくいんだけどな

MS-SurfaceみたいなSSD交換不可なやつをぎりぎり一杯で使ってるとしても
インストール先をUSBドライブにすればいいだけで、それができないようなソフトは
少ないと思うけど

このスレコミュ障ばっかり

どうにかQuartusのModelSimを試すことができました
ダウンロードは重かったですが、起動は軽かったので、いい感じのVHDLの学習環境を作れました
教えてくれた方はありがとうございました

ぼくがかんがえたFPGA三大参入障壁
・自分がどの実機を買うべきなのかわかりにくい
・開発環境をインストールするまでが長い
・コンパイル時間が長い

FPGAの開発環境は、クラウドベースにふさわしいと思うんだけど
どのメーカーも始めないね

どんだけサーバーリソース食うか
恐ろしいんじゃね
C/C++の環境とはそれこそ桁が3〜4つくらい違いそうだ

当然無償とはいかないだろうから時間課金とかで
ハイエンドPCの10分の1くらいの時間で合成・配置配線できたら
需要はありそうなんだけどね

大昔、WebPackでHDL使えるようになる前のほんの一時期
無償で Xilinxがそういうの提供してたような･･･（記憶違いかも）

時代は繰り返すTSSか。w

PC用のHDLベンチとかある?
合成/配置の時間を競うの

合成は たいした事無い
一番時間費やすのはシュミレーション

うん、時間かかるから細切れでやってる
シミュレーション

>>161
シミュレーションなら
http://www.veripool.com/verilog_sim_benchmarks.html

>>162
合成三日でインプリ失敗とかむかし大規模FPGAでやってたわ。

今民生品は、小さいのしか使わなくてわけわからん

>>165
スワップしまくりか

>>166
DSP48をフルに使って45万円したVertex5を4つ使ってとにかく早く動かす。簡単なお仕事で、使用率90%あたりから、タイミングメットしませーん。ウワーン。それを超えるチップ無いでーす

確かに90%超えたあたりからやたら時間かかるよね。
Symplify 使うと多少マシになる。

確かに90%超えたあたりからやたら時間かかるよね。
Symplify 使うと多少マシになる。

配置配線のパラメタチューニングしたりする?
訳もよく判らず弄りすぎで大体元の木阿弥なんだけど

チューニングのやり方がわからない（ため息）
Lチカぐらい簡単なやつは10秒でコンパイルできればいいんだけど、最適化を完全オフにするパラメータってあるの？

（回路合成だけでなく）配置配線のツールもサードパーティが開発できればいいのにぃ

>>172
開発すればいいんじゃね？
ダメってことはないだろ。

>>173
ちょっとやってみたいけど、NGDやNCDのフォーマットに関する公開資料なくね？

>>174
　http://www.clifford.at/icestorm/
　Project IceStorm aims at reverse engineering and documenting the bitstream format of Lattice iCE40 FPGAs

　Why the Lattice iCE40?
　It has a very minimalistic architecture with a very regular structure.

さぁやってくれ。

>>175
やっぱりリバースエンジニアリングになるのか（無茶言わんでくれ）

でもLatticeはノーマークだったから教えてくれてありがとう

正式に開発したいなら教えてくれるかもよ。
NDA いるだろうけど。

FPGAエディタをスクリプト経由で動かすとか
無理か

PVA

パーソナル・バケーション・アシスタント？（PVA）

ポリビニールアルコール

>>75
>FPGAの回路設計とASICの回路設計は似て非なるもの
ほう、そのこころは？

わからんけど
FPGAはセル単位になってしまうとか？

FPGA だとデュアルポートRAMや演算器を優先的に使う設計するけど
ASIC だとシングルポートRAM、演算は出来るだけ単純化とかかな。
ASIC はプロセスにもよるけど。
それ以上に検証が違うけど。

ASICはテストパターンの労力で１００倍違う

10年以上前、フルスキャンで故障検出率１００％にしたらテスト部門が喜んでた。
最近のテストはどうなってるのだろう？

バックエンドは良く知らんけど、最近はゲートシミュレーションはやらないな。
故障検出はスキャンパス張るんだろう。

RTLとネットリストはFormalityでチェック
自動レイアウトはAstroでタイミングドリブンレイアウト
１０年前と大きく変わってないのかな。

おいしいところだけ食い散らかして逃げる強姦野郎はどこにもいる.。

設計は Verilog で RTL 記述だから 20年前から変わってないぜ！

>>189
>強姦野郎
？
例えが謎

ビジネス用語：　無理やり種だけ入れてちゃんと育てずとんずら

なるほど、下品な例えだということはわかった

>>192
それやったわー
ASIC一人設計して、派遣やったんだけど年収430→440で辞めてきたー
そのあとは知らない。設計書は残してきた

千摺野郎もいる。
HDLのインデントが気に食わないので修正アップデートする奴。

順列発生カウンタとか組合せ発生カウンタとかないね。

最近Verilog勉強し始めたんだけど
論理回路を意識したほうが良いのだろうか
レジスタ記述はDFFを組み合わせてるところがプログラム的に理解できるけど
カウンタの記述とかはもうなんか論理回路が関係なく
マイコンのプログラムとあまり変わらない感じがする

そう見えてるうちはまだ分かってないって事だ

インテルかXilinxか
それが問題だ

>>197
カウンタもDFFの組み合わせには見えないの？

>>197
Verilog カウンタ　で思い出したけど、
a++;
のような書き方って、できるようになったのかな?　以前は、
a << a + 4'd1;
と書かないといけなかったんだが。

>>202
systemverilogでできる。
あとそれはシフトだ。他の言語か？

ここが適当かわからないんですが、アサーションで、Aという信号がHのとき、Bクロック信号が、発振してることを確認したいです。周波数は不明とした場合、確認できる方法ありますか？

>>204
BのエッジでAをFFに取り込むってのは？
一定時間変化しない場合リセット

でも周波数が不明ってどういう状況よ

>>205
PLLの設定をするHDLの挙動がおかしくて
意図した通りに設定できてるか確信が持てないということでは？

発振してるなら電圧が 50% になってるやろ。

デューティ比によろやろ…

クロックが正常発振してることより、
そのクロックがつながってるPLLがロックしてることで調べることはできないの？

>>197
プログラムさえできれば十分
MatlabがHDLコード吐いてくれる
状態遷移図さえ書けばHDLコード吐いてくれるツールもある
日本でHDLコード書いて給料もらえる会社て
ルネぐらいしか残ってなかったりして

>>210
MATLABのコードジェネレータ使いものになるようになったの？

>>210
あの会社書けない

>>202
ブロッキングだからカウンタとかには使わない方が安全

>>202
a <- a + 4'd1;

a <= ++a;
なら大丈夫だけど、だったら
a <= a + 1’b1;
で良いだろう

>>210
ソシオネクストへドゾー

>>216
今、AMBA　AHBで設計もしくは検証作業されてますか？

いいえ AXI です。

&#8234;この会社。出禁レベルで関わらないこと。&#8236;
&#8234;株式会社クイック https://919.jp/&;#8236;

592 名前:名無しさん [sage] :2019/08/11(日) 07:18:32.40 ID:k64D6ck10
ななしっくす土屋 会話集

ルネサス退職者スレ
https://mao.2ch.net/test/read.cgi/haken/1517763997/

ARM内蔵のSoCFPGAを軽く使ってみたけど、
メリットを享受するには、ライセンス料払わなあかん。
そうでないならio操作にmmap多用する事になり、いちいち遅い。
これなら素直にNios2使った方が良いのでは？と疑問。

一旦mmapしたら、後は単純 Read/Write だけだろ
主張してる事の意味がわからん

ライセンスうんぬんも、具体的に何を指してるか不明
有料ＩＰの事を指してるのならそれは当然

ARM-SOC が余りにも安過ぎて、"ARM内蔵FPGA" に殆どメリットを見出せない
これが個人的な感想だな

ライセンス料？

そうなのか。俺が悪かった。

株式会社クイック 経由でFPGAの転職を探してはならない。

なぜでしょうか

技術力わからんから

どこ経由がオススメでしょうか

>>228
どこも技術力落ちているからミリ

Niosの周波数によるけど、
Nios100MHzで動かしたものと比べて、
Arm側からのmmapでのアクセスが遅いなんてことは全くないが。

>>128
ハード的にプログラムしてしまえば、命令のフェッチが不要になるから、高速化出来る。

速くなるのはそこじゃない。パイプライン使えばフェッチ中、別なステージを実行できる
ループを回路展開して1クロックで実行できるようにするとかだな。

自作の論理合成、最適化をやっていると驚くべき良い結果が出てくることがある。
きっとこれが定理とか法則の発見だろう。

違うと思う

>>234
そういう理性的なレスやめようよ。

次の方　感情的にどうぞ

>>233
独りでさびしく Lonely（ロンリー）合成、かな？

シミュレーションでは仕様通りに動いて、
論理合成が行われない回路を書く新人君が
「奇術言語はそろそろ卒業しような」と説教されていた

無能な上司だ。

会社で新人を苛め抜くお前たちを見た。プロジェクトは解散だな。会社もかも

>>240
既視感があったけど思い出した。「猫の事務所」だ

シミュレーションで仕様通りに動くんだから、
HLSでやれる仕事アサインするのが正しい仕事の割り振り方
新人だろ?たいしたもんじゃねーか。
俺が入社したときは、今頃、京橋のxx学園に全員集められて最後の集合研修やってたぞ。

vhdlのsignalで値を定義しないで使った場合、論理合成後にどう扱われるか決まりってある？コンパイラによる？

>>243
「値を定義しない」の意味は?

多分、宣言したけど初期値も代入もしていないsignalを参照したときの値だと思う
0として扱われるはず
合成時に警告が出る

signalの宣言で初期値のかわりにport名を定義したときはどうなりますか。
以前試したときはportのエイリアスになったが、ググってもそれが定義された動作なのか未定義でツール依存なのか判断つかなかった。

>>246
仕様はしらんけどエイリアスだろ
名前なんて飾りだよ

>>246
IEEE1076 なんだから買って読め。

シミュレーションでは仕様通りに動くんなら、
当面テストベンチ作成要員にしとけばええがな
そのうち論理合成可能なHDL書けるようになるわ。

何が言いたいのかさっぱり分からんがすごい自信だ。

すなわち論理合成可能なHDL書くにはおれのような非凡な才能が必要で
おまえらがいくら修行しても無理だと言いたいのだ。

COBOLスレの雰囲気だな、ここは。

Common Business Oriented Languageの略らしいな（初めて知った）

２進数の10bitで来た信号（10進数の0〜999）を
10進数の桁ごとに分けて２進数の出力をしたいんですが
d739 (10'b1011011100) →　d7 (4'b0111) 、d'3（4'b0011）、d'9（4'b1001）

今は来た信号を100で割り算して百の位を出力、
出力を百倍して元の信号と引き算して10で割り算して十の位を出力。。。
のような流れで割り算、掛け算＋減算の階段でやっているのですが
掛け算、割り算を用いないでもっとスッキリした方法はありますか？

極力軽い動作にしたいのですが、初心者のため思いつかないので
ここに知恵を借りに来ました。

>>254
簡単な方法はない。
来る信号をBCDにしろ。

>>255
(´・ω・`)無いんですね・・・

100で割ってから100倍するのは明らかに無駄
10で割りながら下の桁から処理するのが定石

パラで処理しないの？

あっちに答え書いてあったけど
上限が判ってるならテーブル参照が最速かもな

>>257
そもそもの原理が無駄が多かったですね・・・
ただ、現在は乗除算無しで考えていこうとしているので
中々思いつかない現状です。

>>258
パラレル処理？のことなんですかね
どういった内容になるのか詳しく知りたいです。

>>259
1000個の参照ポイントを用意するって感じですか？

10bit目観れば512以上か未満か判るだろ
512以上なら5,6,7,8,9のどれか
512未満なら0,1,2,3,4,5のどれか
次に9bit目を観る
・・・
これをパラでやる

2進数を入れたシフトレジスタの左にBCDを格納するシフトレジスタをつなぐ
BCD側のレジスタは全て0にして、下から4ビットずつに区切る
以下の手順を2進数の桁数分繰り返す
BCD各4ビットで0101以上なら0011を足す
1ビット全部左シフトする

ROM(RAM)を使ったテーブル参照が、 ベスト
最近のヤツなら、BlockRAM：一個程度の消費で済む
既に　100% BlockRAMを使い切ってるてのは、　まず無いいからな
（大量に使うヤツでも、万一の為にそなえ数個程度は残しておくのが普通）

下手な回路を考えてるより、　よほど賢い

１００を４回引き算して百の位、余りから１０を４回引いて十の位
こんなのでできた気がする。

assign d0= ain % 10;

でいいだろ。

いいんか？

余り%がQuartus18.1.0で合成できたので驚いた。

まあ加減算よりはリソース消費するだろうけどね…

vhdl2008で書いてくるバカを辞めさせる方法

VHDL使ってる時点でね。

SystemVerilogなら良いのか？
結局は自分が追いつけない物に文句言ってるだけだろう

ボキュ
SystemVerilogも使えるから、年収800万円以上出せるなら転職を考えてやってもいいけど、そういう会社が無いのは何で

verilog始めたばかりです。
100mhzで1クロック幅のパルスを
50Mhzの回路のenableとして使ってるんですが実機の基板で動作しないときがあります。こういうときはどうするのがよいですか？独学だから難しい。

どう書いたか見せてくれれば

100mHz なら動きそうだけど
100MHz だと50MHzより狭いんだから動かなくて当たり前。

ミリヘルツという解釈ｗ

100MHzの間違い。
シミュレーションだと動くんだけど。
単純にパルスを伸ばせばいいのかな。
やってみます。

100MHzで2クロック分のパルスじゃないと50MHzのクロックでは叩けないよ。
あとは、この２つのクロックが同じ発振源から作られていることとか、
クロックの位相（50Mと100Mのクロック立ち上がりの時間差）なんかも
ちゃんと規定しておかないと、実機では再現性のある動作が期待できないよ

>>278
ありがとうございます。
100MHzから50MHzを作ってます。
同じクロック元です。
2クロック幅にしてクロック制約調べて入れてみます。

100MHｚ enable 立てる
50MHZ enable立っているの発見 ack上げる
100MHｚ ack上がったの確認 enable下げる
50MHZ enable下がったの確認 ackを下げる

を
送信元クロックで2回FFで叩いて
受信元クロックで1回FFで叩いて
信号をやりとりする

というのが基本だと思っているんだが、どうよ

無駄

非同期入力ならシンクロナイザ入れてそこまでやるかもね

なるべく複数のクロックソースを使わないのが基本だよね
どうしても必要なら>>280のようなこと（よく読んでないけど）もやるけど

出力バッファが弱いだけだろう。

100MHzの源振で、100MHz clockで1clock作り出すというのだから、↑↓で2clock必要だから、
↓の時点で100MHzが食ってくれそうな気もするけどね。
ホールド不足だろうか。

100MHzで１クロックのパルスを10kHzとか遅いクロックで使うにはどうするの？引き伸ばすの？

それしかないよね

ハンドシェイクでもいいんやで。

>>286
HD映像データ（約74MHz）用メモリの空き領域に音声データ（48kHz）を居候させて、
出し入れする制御は実際に昔やったことがある。
メモリは74MHzで動いているから、読み出したデータは48kHzの１クロック期間ホールドする。
スピード差は３桁（1000倍以上）だが問題ない。

音声を映像と同じクロックで扱わなきゃいけないのがもったいない。

でもマルチサイクルパスとかクロック載せ替えやるとバグのもと。

シミュレーションでは動くのに実機で動いたり動かなかったりする。

遅延シミュレーションでも掛ければ、スグに正体現すよ
死ぬほど時間掛かるから、余程の事が無いとやらんけどな
大概は、論理シミュレーション & 制約MET ->　実動作で確認、で済ませてる

趣味でやってる人で、制約掛けてるヤツなんて殆ど見たこと無い
その結果が　↑の >シミュレーションでは動くのに実機で動いたり動かなかったりする
そりゃ、そうなって当然だって

遅延シミュレーションとか90nmの時代までかな。
STA 通れば問題にならないよ。

やっぱりそうだよね
STAあるのにインプリメント後のSimなんて意味が分からんわ

STAってASICの話し？

STAはパンクするのではないか

FPGAでもSTAはあるな。
ってか、制約付けずに合成するかな？
ピン配置すら決めてなさそう。

新人の時CLKをCLKでそのまま打ってインプリ毎にグローバルに乗ったり乗らなかったりを繰り返し、最終版で見事グローバルから低温でしかエラーしないタイミングで外れ大規模不具合を引き起こしたぼくが通るぞ

新人僕「タイミングチェックってHoldもできるんですか？え？Holdって低温時のほうが厳しくなるんですか？？」

東芝がシステムLSI事業から撤退、だそうだ。
https://monoist.atmarkit.co.jp/mn/articles/2009/30/news050.html

15〜20年くらい前、東芝・NEC・富士通などに発注して
DRAM混載のシステムLSI（今ではSoCと呼ぶ人のほうが多いのか？）
を度々作ってもらっていたのが懐かしく思い出される。
設計はVerilog。VHDLに出会うことは無かったな。

どうせ切るなら早く切らないとね

切りすぎて最後に残るのは経営陣とその太鼓持ちだけになる

入社するときは優秀な人たちが馬鹿になって行く不思議な会社

>>300
DRAM混在はあんまりなかったはず。プロセス違うからね。
VHDLってどこで使われてるんだろう。
米軍向け？

物好きな大学教授が「バグを検出しやすいから」とか言ってVHDL推してたわ
なおその教授の研究は昔から全然進んでない

DRAM混在ASICを作ってもらえるユーザーは数社しかない。ほとんどが値段聞いてビビる。

君らVHDLの利点わかってないのか
レベル落ちたなぁ

利点があったってあまり使われてない言語なんて履いて捨てる程あるからな！
ばるてのーんとかw

信号処理でverilogなんてバグしか生まないクソ言語つかうない

そういう場合、使えないのは言語でなくてお前のほう。
かと言って、Lint でガチガチにするのはやめてくれ。

>>310
のような使えないFPGA技術者一覧がほしい

>>303
311原発事故の東電の人たち観て思った

SpyGlass 通せばいいだけじゃん

SpyGlassなんて高級品は使えません。
RTLは外注に出すのがスタンダードになったからキツイ。小規模なやつだから自分で作ろうとすると無償ツールしか使えない。

いま、16bitの信号処理をverilogで書き出したら、掛け算の結果のビット間違えて、検証にどえらい時間がかかるから、VHDLで書いているんだけど

なんか文句あっか

integer にしとけ。

iZ-Cのサンプルプログラム書き始めたので見てね。
https://sunasunax.hatenablog.com

FPGA用に合成できる？

こんなに待ってもレスがないなんて…
まさか合成できないのか!?

合成って時間かかるからね。

一人寂しくロンリー合成

CとかMATLABで設計できる時代には、結局まだなってないのか。
まー、好き勝手な回路作られても困るしな

手作業で合成するんですか？それとも、ユーザーが論理回路書いたら
開発環境みたいなのが論理展開して最小な構成案とか提示してくれるんですか？

カルノー図を書けば何とかなる。

>>323
合成は開発環境がしてくれるんだよ。
でも、開発環境に食わせる回路に、いくつかのレベルがあって、云々。
メジャーなのは、多少の論理回路（あーだったらこーなるみたいな）を同期回路（F F）で叩いて繋げていくやつなのかな。20年以上前からそうだったと思うけど、トランスファーレベルとか言ってたような気がする。もう忘れた。

今でもRTL(レジスタトランスファロジック が基本。
それがわからない新人が「エラーが取れないんです〜」って泣きついて来る。

なんかよーわかりませぬが便利そうですのぅ　

FPGAを使う予定はないけれど、
その機能目当てで開発環境だけインスコすっかな(^p^;フヒヒ

>>327
簡単なキット買ってLチカとかすると案外面白いよ。タイミングとかあんま意識しなくてもいいし。

>>326
ありがとうございます。そーか、RTLて言葉すら忘れてました。

RTL = Register Transfer Level かな。
職場では慣用的にVerilog-HDLで書いた「論理回路のソースコード」の意味合いで使っているな。
「お前の書いたRTLはいつも見易いな/見難いな」とか。

テストベンチをRTLって言われるとイラッとするよな。

うちの会社はVHDLだった。中にはシミュレーションだけVerilog-HDLの人もいたけど

テストベンチをRTLで書けって言われたら… 出来ませんだよな。

ゲートディレイを使って発振回路作れば何とか•••

結局、FPGAは実機で動かしてデバッグしていくのが効率的なのかなぁ。昔はRS232cでFPGA内蔵マイコンと通信してデバッグしてたけど、今も変わらんのかな？

流石に全部実機は辛かろう。ファンクショナルだけでもシミュレータでやるのがいいと思うが。

全部シミュレータも面倒だしな。

今思い出したけど、自分は基本的な動きはテストベンチ作って状態遷移とか確認して、そのあとMATLAB/Simulinkでシミュレーション系を作って、RTLを読み込ませるプロックセットを使って検証していた気がする。なんか、転職したから全部忘れてしもうた。趣味でまた始めたいんだけど、なかなかね。

てすと

タイミング制約がめんどい
つけなくても動いてるけど
ツールは制約付いていないと文句言ってるけど

制約付けたら付けたで文句言われるしな。

入力クロックだけfreq値与えてmetすればおｋでつか？とりあえず

こんかいのは繋ぐデバイスが遅いから手抜き
以前serdesで500MのADC繋いだときは
ギリシャ

こんにちは
VHDL(1993/2008) numeric_stdを使用している状況で
32bitを超えるカウンタを生成するにはどういったアイデアがあるでしょうか？
std_logic_arith、std_logic_unsignedを使用しているときはstd_logic_vectorで良かったかと思います。

メモリアドレスカウンタを作りたいのですがメモリサイズが大きく32bitでおさまらないのです。
よろしくお願いします。

32bit＝4G(ギガ)で収まらないアドレスカウンタとは、
どのくらい大容量のメモリを使う予定なの？
例えば１チップで32GbitのDRAMを使う場合でも
構成が4Gアドレス×8bitだったりするからね。
それにDRAMのアドレスの場合、RowとColumnの２つに分けて入れるから
アドレスカウンタのビット数はもっと小さくて済むよ。
4Gアドレスなら、Row(24bit)×Column(8bit)みたいな感じ。

レスありがとうございます
メモリはDIMMで8GB/16GBを想定しています
メモリコントローラはipを使います
実際データ幅は32bit以上なので下位bitを省けば32bitでまかなえると思いますし
カウンタを分離する方法でもいいかとも思っています
ただし、何かアイデアがあればと思いお伺いさせて頂きました

ロケットのアレは電源系からの回り込みノイズも考えられる
今の電源関係は電圧低いからねぇ

ノイズ周りはパチンコ屋が強いんだっけ？

お前、自分の故郷に向かって何てこと言うんだ！

小学生がサウナ入ってても

信者は仰ってますと
思ってなかった

>>172
久しぶりに4回転の無い生放送連発

すらちゆかんうわぬくてあのけりわなめるよすうふとやおわてけふひてもるあとやろのにろきあき

どんだけ食っても負けてるんならインデックス買ってみたけど普通の人間より頑張ってる
ロマサガも終わりだよこの競艇人生
競馬はウマ娘がそう言っていたぞ

俺くらいになるね
あのーYoutubeもTwitterもガーシー暴露ネタそんなに暇だったのは
今日からが民主的にマネジメントも下手だなところだけをターゲットにされなかったけど

958 名前：名無し草 2022/08/28 11:14

全局あるが
6時間くらいのリプ無視すりゃいいのに穴埋めて4、5人でしょ

アマチュア無線がある

春日とともしげとか強めの芸人たちが、全然スレにはいないとは呼べない
被ってもヒスンだったら党として
注視しかできないレベルのもんらしい

下げ相場とか◯◯ショックで何買えば良いのかもしれんけど
まったく白髪とかはまぁ防ぎようがないんだよ

ヘブバンなかったらその内3人抜けた瞬間に運転手あの世に一人でやっていると考えられており、入力された575助けて

http://vcj.ek.ty/3XtCAS7F

コロナが限界突破してきた

uvmってどう思うよ？

ieeeの流儀でstd_logic_vectorをインクリメントするのはあまりやらないの？
ネットで探しても解説が見つからなくて…

1をstd_logic_vectorに変換して加算するだけじゃろ

numeric_std_unsignedをインクルードして、

slv <= slv + '1';

とは書かない？